Aide à la conception d'un réseau sur puce pour un système intégré

Abstract

Le paradigme des réseaux sur puce (Networks on Chip-NoC) est né de la nécessité de nouveaux moyens de communication respectant des exigences de plus en plus grandes en performances et coûts, principalement lorsqu'il s'agit de systèmes sur puce (Systems on Chip-SoCs) complexes, intégrant un grand nombre de composants communiquant. Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des SoCs à base de NoCs. Comme le NoC offre beaucoup de paramètres (topologie, fréquence, chemins, stratégie de routage, horloge etc.), sa conception entraîne un certain nombre de défis à relever afin de répondre aux besoins des applications et satisfaire les exigences des clients. L’espace de conception étant extrêmement large, il est donc nécessaire de disposer d’outils d’aide à la conception afin d’assister et guider le concepteur dans ses choix et l’aider à concevoir le NoC adapté à ses besoins. La conception d'un réseau sur puce étant une problématique nécessitant beaucoup de ressources humaines, nous avons développé des techniques (basées sur des heuristiques) pour contribuer à la conception de tels réseaux. Ces techniques concernent précisément une réduction et un placement efficace de liens verticaux sur une architecture 3D déjà générée (en vue de réduire la surface et les paramètres électriques parasites) ainsi que l'optimisation du nombre de PLLs générant les fréquences d'horloge relatives aux composants du système. D'autant plus qu'une PLL consomme beaucoup de puissance, ce qui est néfaste pour un système contenant un nombre conséquent de composants fonctionnant à des fréquences différentes.