Implémentation d’un Décodeur LDPC sur FPGA

Abstract

Le sujet principal de ce mémoire est « Implémentation d’un décodeur LDPC sur FPGA ». Nous avons opté pour un modèle de décodeur LDPC stochastique très performant qui repose sur un e nouvelle approche proposé récemment par MAMOUNE et all, intitulé « Décodage LDPC Stochastique à démarrage contrôlé ». Notre travail consiste à étudier le modèle choisi, générer une description VHDL appropriée automatiquement à partir de Matlab et enfin implémenter notre décodeur sur FPGA. Mots clés : Décodeur LDPC stochastique, Contrôle de parité à faible densité, Codage de canal, Décodage itératif, Implémentation FPGA