Conception et implémentation d'une unité arithmétique à précision sur circuit FPGA

Abstract

Dans cette thèse, nous avons étudié la multiplication en précision variable, seul la mantisse a été traitée car elle représente la partie difficile à manipuler. Des performances en surface sont obtenues par l’exécution des opérations de multiplication et d’accumulation en parallèle, ce qui conduit à une réduction considérable des éléments nécessaire pour l'implémentation du multiplieur. La précision de calcul choisie dans ce travaille est comprise entre 1 et 64 mots. A cet effet, une implémentation hardware sur circuit FPGA de la famille Virtex-II a été réalisée. L’utilisation des ressources internes disponible sur ce type de circuit, tel que les blocs mémoires (SelectRam) pour le stockage des résultats intermédiaires et l'utilisation des blocs (DCM) pour la gestion des horloges, nous ont permet d’améliorer les performances de notre méthode. L’implémentation effectuée a montré que le temps de cycle exigé pour l’exécution de l’opération est de 33 ns.