Automatisation des interconnexions variables-parité pour un  émulateur de décodeurs LDPC sur FPGA

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Titre:	Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA
Auteur(s):	Amimer, Chahinez Raouraoua, Mounia
Mots-clés:	Matrice de contrôle de parité, Alist, Automatisation sur FPGA, codes LDPC
Date de publication:	2020
Editeur:	Univ Blida1
Résumé:	Le sujet principal de notre mémoire de fin d’étude est : Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA. Les travaux de recherche présentés dans ce mémoire ont porté sur la réalisation des RAM sur FPGA à partir d’un fichier Alist, nous avons étudié puis programmé sous l’environnement Matlab system generator
Description:	4.621.1.747 ; 124 p
URI/URL:	http://di.univ-blida.dz:8080/jspui/handle/123456789/8476
Collection(s) :	Mémoires de Master

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