Automatisation des interconnexions variables-parité pour un  émulateur de décodeurs LDPC sur FPGA

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DC Field	Value	Language
dc.contributor.author	Amimer, Chahinez	-
dc.contributor.author	Raouraoua, Mounia	-
dc.date.accessioned	2021-01-05T08:39:11Z	-
dc.date.available	2021-01-05T08:39:11Z	-
dc.date.issued	2020	-
dc.identifier.uri	http://di.univ-blida.dz:8080/jspui/handle/123456789/8476	-
dc.description	4.621.1.747 ; 124 p	fr_FR
dc.description.abstract	Le sujet principal de notre mémoire de fin d’étude est : Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA. Les travaux de recherche présentés dans ce mémoire ont porté sur la réalisation des RAM sur FPGA à partir d’un fichier Alist, nous avons étudié puis programmé sous l’environnement Matlab system generator	fr_FR
dc.language.iso	fr	fr_FR
dc.publisher	Univ Blida1	fr_FR
dc.subject	Matrice de contrôle de parité, Alist, Automatisation sur FPGA, codes LDPC	fr_FR
dc.title	Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA	fr_FR
Appears in Collections:	Mémoires de Master

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