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Title: Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA
Authors: Amimer, Chahinez
Raouraoua, Mounia
Keywords: Matrice de contrôle de parité, Alist, Automatisation sur FPGA, codes LDPC
Issue Date: 2020
Publisher: Univ Blida1
Abstract: Le sujet principal de notre mémoire de fin d’étude est : Automatisation des interconnexions variables-parité pour un émulateur de décodeurs LDPC sur FPGA. Les travaux de recherche présentés dans ce mémoire ont porté sur la réalisation des RAM sur FPGA à partir d’un fichier Alist, nous avons étudié puis programmé sous l’environnement Matlab system generator
Description: 4.621.1.747 ; 124 p
URI: http://di.univ-blida.dz:8080/jspui/handle/123456789/8476
Appears in Collections:Mémoires de Master

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