Génération de topologies personnalisées pour les réseaux sur puce dédiés aux applications spécifiques

Abstract

Le développement des technologies des circuit s intégrés permet l’intégration de plusieurs composants sur une même puce. Ces composants communiquent entre eux à travers des interconnexions de communications (interconnexions point à point ou bus). Cependant, ces derniers trouvent leurs limites en communication. Un nouveau paradigme d’interconnexion est alors apparu (le réseau sur puce - Network on Chip) afin de surmonter les problèmes des méthodes d’interconnexion classiques. Plusieurs problèmes peuvent surgir lors de leur conception du fait du nombre de paramètres qui sont à prendre en compte. Citons le coût en communication, le coût en surface de silicium des composants, le choix de la topologie du réseau, etc. On s’intéresse dans notre travail d’une part à la phase de mapping. Cette dernière permet de placer les composants qui exécutent une application sur la topologie du réseau sur puce. Le but est de proposer un placement des composants le plus optimale possible, en minimisant le coût de communications. Et d’autre part, à la générat ion des topologies personnalisées pour le réseau sur puce dans le contexte d’applicat ions spécifiques (une topologie sur mesure permet de réduire les coûts en communication et en surface). Dans notre travail nous avons étudié l’hybridat ion du problème de mapping avec le problème de personnalisation de la topologie en considérant la technologie 3D. Mots clés : système sur puce, réseau sur puce, application spécifique, optimisation, mapping, topologie personnalisée et technologie d’intégration 3D (TSV). The development of the integrated circuit technologies allows the integration of several components on the same chip. These components communicate with each other through interconnections like point-to-point or bus. However, these last interconnections find their limits in term of communication. A new interconnection has emerged called Network on Chip in order to overcome the problems of the traditional interconnections methods. Several problems can arise during the design of the new paradigm due to the number of parameters that must be taken into account (the cost in communication, the silicon surface cost of the components, the choice of the network topology, etc.). So, we are interested in our work on two part. The first one is making the most optimal component placement possible of an application that execute on a network-on-chip topology, by minimizing the cost of communications in the mapping phase. And secondly, made the generation of custom topologies for the network-on-chip in the context of specific applications (a custom topology can reduce the costs in communication and on the surface).

In our work we studied the hybridization of the mapping problem with the problem of customization of the topology by considering the 3D technology. Keywords: system-on-chip (SoC), network-on-a-chip (NoC), specific application, optimization, mapping, custom topology and 3D integration technology (TSV).