Résumé:
Cette thèse a pour but principal l'étude des architectures de décodage
LDPC stochastique existant et de développer une nouvelle approche moins
complexe et plus performante implémentable sur FPGA.
Dans le contexte des décodeurs LDPC à complexité réduite non
stochastique, nous avons réalisé une nouvelle étude architecturale et nous
avons développé une nouvelle variante de décodage LDPC basé sur l’ "Offset
MIN-SUM algorithm" (OMS). L'architecture proposée offre une réduction de
complexité supplémentaire et une diminution des temps de réponse, tout en
conservant les performances du décodage.
De même pour l'approche stochastique, les récentes techniques du
décodage LDPC et leurs complexités sont analysées sur le plan implémentation matérielle. Le but de cette nouvelle analyse est de déduire le rapport entre la performance et le taux d'utilisation des ressources logiques sur FPGA. Ainsi, nous avons conçu une nouvelle architecture de décodage LDPC stochastique complètement parallèle, qui permette la réduction de l'utilisation de la logique FPGA et l'amélioration de la convergence. La validation sur FPGA de Xilinx, de notre technique stochastique, a confirmé une réduction supplémentaire d'utilisation de la logique FPGA et une amélioration de la convergence, même pour les codes courts.
