Étude et implémentation FPGA du filtrage FIR avec réduction simultanée de l’utilisation logique de DSP et LUT

Abstract

Ce travail présente une conception de filtre FIR d'ordre élevé optimisée pour les plateformes FPGA, réduisant l'utilisation des ressources DSP et LUT. Il permet la mise à jour en temps réel des coefficients du filtre en tirant parti de la vitesse et de l'architecture du FPGA. La conception gère les différences de fréquence d'échantillonnage pour obtenir du temps de calcul supplémentaire et exploite les structures LUT-SR pour le pipelining et la sélection des échantillons d'entrée. Les BRAM FPGA sont utilisées pour stocker et mettre à jour les coefficients, et les tranches DSP pour traiter les sorties. Une unité de contrôle synchronise le fonctionnement des BRAM et des multiplexeurs LUT.