Résumé:
Avec l'avènement du développement technologique, il est actuellement possible d'intégrer des millions de transistors sur la même puce. Outre cet avantage, les délais des portes logiques deviennent de plus en plus courts à cause de la commutation rapide des transistors due à des tensions de seuil des transistors de plus en plus réduites. A côté de ces avantages, il existe malheureusement de nombreux problèmes auxquels les concepteurs doivent y faire face. Nous nous contentons uniquement de citer le problème en relation avec le contexte de ce projet. Les courbes de l'ITRS (The International Technology Roadmap for Semiconductors) concernant les délais des portes logiques et des interconnexions montrent clairement que le premier type de délais ne cesse de s'améliorer au fur et à mesure que la longueur du canal du transistor se réduit. Malheureusement, ceci n'est pas le cas pour les interconnexions: la communication devient de plus en plus lente avec le développement technologique. Il a donc fallu opter pour une conception consistant à concevoir un réseau spécifique à l'application, répondant aux contraintes de largeur de bande, de consommation de puissance et de surface. Plusieurs méthodologies ont été proposées, dont les principales sont celles reposant sur les Fat Trees, les Mesh Networks et d'autres variantes de ces méthodologies. Dans ce contexte, il a été proposé, au CDTA, une nouvelle méthodologie pour laquelle un protocole de transfert de données entre les différents composants du système a été réalisé et généré sous forme de machines à états finis.
Dans le cadre de ce travail, il s'agit d'implémenter une machine à états finis donnée par une partie de contrôle régissant des transferts de données selon le protocole décrit dans cette machine. Cette implementation doit être réalisée en tenant compte de contraintes portant sur la surface, la vitesse et la consommation de puissance. Ainsi pour dire, on verra qu'il s'agit d'un problème d'optimisation multicritères pour lequel la solution optimale ne peut être obtenue en un temps polynomial. D'où la nécessité de développer, pour ce problème, un algorithme à base d'une heuristique ou d'une méta-heuristique générant une solution pré-optimale (voire optimale dans certains cas) en un temps CPU raisonnable.
Mots-clés : Partie de contrôle d'un circuit, dimensionnement automatique de transistors et d'interconnexions, optimisation multi-critères, contraintes de temps, surface, consommation de puissance.
