Université Blida 1

Conception et implémentation d’un processeur RISC-V à 5-étages sur FPGA

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dc.contributor.author Chanane Yasmina
dc.contributor.author Chanane Narimane
dc.date.accessioned 2024-10-06T13:25:12Z
dc.date.available 2024-10-06T13:25:12Z
dc.date.issued 2024
dc.identifier.uri https://di.univ-blida.dz/jspui/handle/123456789/30998
dc.description 4.621.1.1341و74ح fr_FR
dc.description.abstract Le terme open source se répand de plus en plus dans le domaine des processeurs et des logiciels. Il désigne l'accès ouvert aux conceptions et aux codes pour le grand public, sans avoir à payer les frais des licences commerciales. Ce travail présente la conception et l'implémentation d'un processeur open source RISC-V RV32I avec un pipeline de 5 étapes. Ce projet se compose de trois parties. La première partie concerne la conception du processeur à cycle unique (single cycle). La deuxième partie consiste en la réalisation du pipeline de 5 étapes à partir du processeur à cycle unique développé dans la première partie. Enfin, la troisième partie est consacrée à la vérification du fonctionnement par plusieurs tests. fr_FR
dc.language.iso fr fr_FR
dc.publisher blida1 fr_FR
dc.subject Open source ; single cycle ; pipeline, RISC-V RV32I fr_FR
dc.title Conception et implémentation d’un processeur RISC-V à 5-étages sur FPGA fr_FR


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